Compagnie Honeywell-Bull    

Ligne GCOS7

Level 64 (3)

1971-1980

photo de la maquette du Level64 montrant les emplacements des composants principaux

DSC_2220c
panneaux de maintenance de l'unité centrale

ARCHITECTURE du PROCESSEUR

PROCESSOR ARCHITECTURE

Le processeur P7 du niveau 64 est, sur le plan du matériel, un processeur parallèle sur 32-bits. Il est complètement contrôlé par des microprogrammes rangés dans une mémoire spécifique inaltérable en PROM. Les entrées-sorties sont aussi placées sous le contrôle des micro-programme du processeur sauf dans la phase de transfert de données. Elles se partagent un accès direct partagé (DMA) à la mémoire centrale

La mémoire centrale est une mémoire DRAM à semi-conducteur (à l'exception des deux premiers prototypes dotés de mémoires à tores). Elle est adressable à l'octet (sur le modèle 64 initial 20 bits d'adresse peuvent atteindre 1M octets -soit 256K mots de 32 bits. La mémoire possède un registre de régénération permettant des écritures partielles dans le mot de mémoire.

La gestion de l'adressage utilise un banc de registre (mémoire associative) utilisé comme cache  mémoire des traductions d'adresse préalablement effectuées par micrologiciel.

Le processeur possède un registre à décalage de 32 bits utilisable par 4-bits servant aux opérations décimales ou aux traitements de chaînes de caractères.

L'additionneur principal est sur 32 bits.

Les opérations en virgule flottante sont interprétées et bien qu'en option n'utilisent que du firmware.

L'ensemble de l'unité centrale est synchrone pilotée par les rythmes d'un horloge centralisée. Le "ralentissement" opéré pour obtenir des puissances de processeur différentes n'est pas obtenu en modifiant la fréquence de l'horloge, mais en ajoutant des cycles d(opérations nulles dans la boucle principale des micro-programmes; en effet, diviser par deux la fréquence aurait posé des problèmes de synchronisation des entrées-sorties et des risques de perte d'information (data overrun).

 

Le système possède une scratch pad de 16? registres de 32 bits utilisés entre autres comme banc de registres (visibles du logiciel) pour le processus (thread) en cours.

 

 

ARCHITECTURE DES CANAUX d'E/S

Le système 64 pouvait être équipé d'un maximum de x? canaux PSI et d'un minimum de 3 canaux (SURP, MSC, MTC).

La fonction de multiplexage des canaux (IOC contrôleur d'entrées-sorties) est effectuée par le processeur -à l'exception des transferts de données proprement dites (DMA).  Quand un évènements est détecté par les canaux (fin d'instruction, fin de zone de transfert de données, demande d'interruption par le ptocessuer de périphériques, une demande d'interruption du microprogramme d'interprétation des instructions est faite au central.