INTRODUCTION ET HISTOIRE
Les systèmes dénommés DPS-7-x0
(c'est à dire 60, 70, 80 et 82) furent introduits en 1981 en haut de
gamme de la ligne GCOS7. Ces machines étaient de la même famille que les
systèmes Level 64 et Level 64 DPS, et la plupart des programmes, même
les programmes systèmes de GCOS64, fonctionnaient sous DPS-7. De plus, la
ligne DPS-7 comportait d'autres modèles DPS-7-x5 (nom de code Taurus)
d'architecture identique à celle du Level 64.
La rupture du nom de la ligne du 64 au DPS-7 et du système GCOS64 en GCOS7 fut de nature purement marketing. Cependant, les modèles DPS-7-X0 et leurs successeurs seront à même d'apporter des innovations sensibles qui ne seront pas visibles à l'annonce (Multiprocesseur, pagination...) Une autre caractéristique du DPS-7-x0 sera le
support d'émulateurs pour les logiciels (système et applications) du
parc CII Siris 3 et Siris 8. |
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Le système P7G a été conçu par une équipe dirigée par
Georges Lepicard entre 1976 et 1981. Le processeur l'a été dans
l'équipe ex-Honeywell-Bull de Jacques Bienvenu à Paris-Gambetta, les
entrées-sorties par une équipe ex-CII aux Clayes dirigée par Robert
Bavoux, le contrôleur mémoire et la technologie a été développée par
les équipes de Christian Joly à Saint-Ouen et à Angers, les modes (firmware
et software) l'ont été par des équipes ex-CII à Louveciennes et aux
Clayes. Le système a été intégré à Paris-Gambetta, les éléments des prototypes ont été fabriqués Angers ou la production en série a débuté en 1981/ |
PLAN |
OUTLINE |
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architecture processeur |
system architecture processor architecture technology emulation modes |
L'unité centrale comporte:
Seul le modèle DPS-7-82 est doté de plus d'une de ces unités. L'architecture du P7G est basée sur 4 processeurs, mais pour des raisons d'implantation cette facilité ne sera disponible que dans le modèle suivant Lyra. Le contrôleur d'entrées-sorties est réalisé sous la forme d'un multiplexeur et d'un ensemble de processeurs spécialisés dans la gestion des canaux. Ces processeurs recevront le nom de PCP Peripheral Control Processors, en réalité des contrôleurs de canaux PSI. L'autre extrémité d'un canal PSI est occupée par un processeur de gestion des périphériques, en général communs à l'ensemble de la gamme DPS7 et à la gamme 64. Des dispositifs de commutation des périphériques seront introduits avec le P7G pour faciliter la reconfiguration du système. Les unités listées ci-dessus sont interconnectés à travers un bus
rapide appelé Bus UMI. |
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Processeur central (CPU)
Le CPU est composé de 7 unités opérant à travers un bus. Ces unités sont commandées par l'exécution d'instructions de micrologiciel interprétant les instructions du logiciel natif et éventuellement celles des modes émulés. Le processeur a des instructions mots de 56-bits (+6 bits d'autocorrection)
rangés dans une mémoire de contrôle en technologie SRAM chargée à
l'initialisation (ou rechargée à la reconfiguration) du système. La
technologie SRAM diffère selon les modèles : le modèle DPS7-60
utilise des SRAM en TTL, tandis que les autres sont dans la technologie
CML de l'ensemble du processeur. Les machines d'exécution sont les suivantes
Le cache est une unité associée au processeur mais qui en
reste suffisamment indépendante pour rester "vivante" en cas
d'arrêt de celui-ci. Ceci assure l'intégrité du système
d'exploitation dans le cas de panne s'un processeur dans un système
DPS-7/82, car il opère en mode "copy back" ne ralentissant
pas le processeur pour écrire en mémoire principale. On diminue ainsi
le trafic sur le bus et on peut retrouver plus rapidement une donnée
dans le cache de l'autre processeur que si l'on devait accéder à la
mémoire principale.
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Mémoire principale
L'unité de mémoire principale a une capacité de mémoire allant de
2 à 4 M octets, suivant les modèles de systèmes. Le DPS-7/82 possède
deux unités de mémoire. Les temps d'accès en lecture sont de 960 ou 800 ns (800 pour les DPS-7/80 et 82) et de 880 et 755 en écriture. L'accès est fait simultanément sur 64 bits (8 octets). Chaque bloc de 16 octets est accompagné d'un code de Hamming auto-correcteur.
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Bus UMI
L'unité centrale d'un système P7G est organisée autour d'un bus donnant à tous les processeurs et aux entrées-sorties l'image d'une mémoire unique toujours cohérente (représentée par la mémoire centrale et les caches des processeurs). Son débit est de 36 M octets/s (25 sur le modèle inférieur). Il a
une largeur de 32 bits pour les données et de 28 bits pour les adresses
accessibles indépendamment. |
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Input-Output Controller (IOC)
Les fonctions de contrôle d'entrées-sorties sont réparties en deux composants:
Le nombre de PCP est au maximum de 16 ce qui permet de connecter 32 canaux PSI à un DPS-7/82. IL faut noter qu'un même canal PSI peut être multiplexé sur plusieurs appareils ou niveaux de simultanéités. Le débit maximum d'un IOC -au niveau du bus UMI- est de 20 M octets/s. Le débit maximum par canal au niveau de l'IOC peut atteindre 2,5 M octets/s. Le débit réel dépend de la longueur du canal PSI, du contrôleur de périphériques et des appareils eux-mêmes.
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Processeur de Service (SURP)
Le processeur de service est relié au processeur central par
l'intermédiaire d'un canal de maintenance spécifique. Il est en fait
une partition du contrôleur de périphériques URC avec lequel il
partage les appareils disquette, console, imprimante et ligne de
télémaintenance.
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La visibilité externe du système est triple. Elle peut être réservée au mode natif GCOS7 ou bien être réservée à une exploitation SIRIS 8 auquel cas le système apparaît en presque tout comme un Iris 80 ou bien réservée à une exploitation SIRIS 3. En réalité, le système de base est bien un système GCOS7 auquel est ajouté un émulateur du décor Siris et d'un logiciel d'interprétation des instructions mode maître (opérant sur la gestion d'incidents, la mémoire physique et les entrées-sorties) des machines Iris. Une
"release" spécifique SIRIS8-E de Siris8 sur P7G a été
réalisée afin d'améliorer sensiblement les performances d'émulation
pour atteindre l'objectif formulé dans les programmes X4/X5 d'une
machine d'upgrade de l'Iris80 biprocesseur.
Il n'a pas
été entrepris d'émulateur du code X de la machine Unidata 7720.
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Une des modifications importante de l'architecture
logiciel de GCOS7 (et des Modes Siris) est le support de l'architecture
de réseaux DSA (Distributed Systems Architecture) introduite pas
CII-HB et Honeywell sur leurs lignes de produits GCOS. Les fonctionnalités DSA sont suportées par le processeur frontal Datanet 7100 (un logiciel spécial développé par CII-HB sur base matérielle DPS-6) connecté au DPS-7 par un adapteur du DPS-6 au canal PSI. On peut noter que le MLA frontal intégré à l'URC qui supporte aussi DSA sur des systèmes 64 ou Taurus d'entrée de gamme, n'est utilisé sur le DPS-7 Leo que pour des applications de maintenance du système invisibles du client et de ses applications. Le Datanet se connecte aux autres systèmes GCOS DSA, au concentrateur
Mini6/DSS et à toute une gamme de terminaux. |
Bibliographie: